Отрывок: Совсем недавно были разработаны формальные методы верификации, которые используют специализированные модели ИС, а затем математически рассуждают о них, чтобы доказать правильность проектирования автоматизированным способом. Работа данного метода сосредоточена на создании новой методики, которая объединяет лучшие характеристики как имитационных, так...
Полная запись метаданных
Поле DC | Значение | Язык |
---|---|---|
dc.contributor.author | Царев М. Д. | ru |
dc.contributor.author | Козлова И. Н. | ru |
dc.contributor.author | Министерство науки и высшего образования Российской Федерации | ru |
dc.contributor.author | Самарский национальный исследовательский университет им. С. П. Королева (Самарский университет) | ru |
dc.contributor.author | Институт информатики | ru |
dc.contributor.author | математики и электроники | ru |
dc.coverage.spatial | маршевые тесты | ru |
dc.coverage.spatial | ячейка кэш памяти | ru |
dc.coverage.spatial | встроенная система самотестирования | ru |
dc.coverage.spatial | язык описания аппаратуры VERILOG | ru |
dc.creator | Царев М. Д. | ru |
dc.date.issued | 2020 | ru |
dc.identifier | RU\НТБ СГАУ\ВКР20210218152621 | ru |
dc.identifier.citation | Царев, М. Д. Разработка цифрового блока верификации параметризованной ячейки кэш-памяти : вып. квалификац. работа по направлению подгот. 11.03.04 "Электроника и наноэлектроника" (уровень бакалавриата) / М. Д. Царев ; рук. работы И. Н. Козлова ; М-во науки и высш. образования Рос. Федерации, Самар. нац. исслед. ун-т им. С. П. Королева (Самар. ун-т), Ин-т информатики, математики и электроники, Фак-т эл. - Самара, 2020. - on-line | ru |
dc.description.abstract | В работе рассматриваются методы верификации кэш памяти ивстроенные системы самотестирования.Цель работы - анализ существующих методов верификации, выборнаиболее актуального метода и его оптимизация, разработка блокаверификации реализующего оптимизированный метод к кэш памяти.В результате работы был оптимизирован алгоритм тестирования кэшпамяти. Разработана поведенческая модель, описанная на языке Verilog,встроенной системы самоконтроля (BIST), реализующая оптимизированныйалгоритм. Проведена симуляция работы системы и ее логический синтез. | ru |
dc.format.extent | Электрон. дан. (1 файл : 0,0 Мб) | ru |
dc.title | Разработка цифрового блока верификации параметризованной ячейки кэш-памяти | ru |
dc.type | Text | ru |
dc.subject.rugasnti | 50.01 | ru |
dc.subject.udc | 004.434 | ru |
dc.textpart | Совсем недавно были разработаны формальные методы верификации, которые используют специализированные модели ИС, а затем математически рассуждают о них, чтобы доказать правильность проектирования автоматизированным способом. Работа данного метода сосредоточена на создании новой методики, которая объединяет лучшие характеристики как имитационных, так... | - |
Располагается в коллекциях: | Выпускные квалификационные работы |
Файлы этого ресурса:
Файл | Размер | Формат | |
---|---|---|---|
Царев_Михаил_Дмитриевич_Разработка_цифрового_блока_верификации.pdf | 814.51 kB | Adobe PDF | Просмотреть/Открыть |
Показать базовое описание ресурса
Просмотр статистики
Поделиться:
Все ресурсы в архиве электронных ресурсов защищены авторским правом, все права сохранены.